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Language/Verilog HDL
Verilog HDL - Digital Calendar_보완(Final Top module)
ShinyOcean 2021. 2. 9. 15:56Verilog HDL를 주제로 한 열다섯번째 포스팅은 Digital Calendar 디바이스의 설계 전에 다루었던 시계 모듈을 추가한 최종 Final Top module의 회로도와 시계 모듈의 회로도를 첨부하겠습니다.
시계 모듈의 경우 이전 포스팅에서 다루었던 am/pm모드와 24시계의 노말 모드로의 접근을 위한 토글스위치의 신호를
추가 하였고 am/pm의 계산원리를 추가한 회로도입니다.
탑모듈의 회로도는 와이어의 사용이 너무 많아 일부는 색깔을 통해 구분하였습니다.
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